https://vital.lib.tsu.ru/vital/access/manager/Index ${session.getAttribute("locale")} 5 Finding false paths in sequential circuits https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000635095 Wed 31 Oct 2018 13:24:48 KRAT ]]> Синтез последовательностных схем с использованием равновесного кодирования состояний https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000486633 Mon 19 Jun 2017 14:07:16 KRAT ]]> Обнаружение ложных путей в схемах с памятью https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000493170 Mon 05 Jun 2017 16:00:26 KRAT ]]> Robust PDFs testing of combinational circuits based on covering BDDs https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000442846 Fri 22 Sep 2017 16:28:06 KRAT ]]> Selection of the flip-flops for partial enhanced scan techniques https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000431415 Fri 22 Sep 2017 16:28:06 KRAT ]]> Observability estimation of a state variable when the LOS technique is applied https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000442842 Fri 22 Sep 2017 16:21:06 KRAT ]]> Обеспечение тестируемости задержек путей при синтезе схем покрытием BDD-графов https://vital.lib.tsu.ru/vital/access/manager/Repository/vtls:000457131 Fri 15 Sep 2017 10:31:08 KRAT ]]>